基于PowerPC體系結構的乘法器設計與驗證.pdf

1、本文研究的是基于PowerPC體系結構的X型微處理器整數單元中的乘法器部分。之所以選擇PowerPC體系結構主要源于其結構本身的靈活性。這種靈活體系結構不但可以提供更多價格和性能組合，并同時保持軟件兼容性，還可以使后來的處理器更好地利用技術發(fā)展。PowerPC體系機構是可擴充的，它同時包括32位和64位實現的規(guī)范，以保證當前的32位PowerPC處理器和下一代64位處理器之間的軟件兼容。
　　X型微處理器是一款超標量微處理器，有著

2、用于裝載指令和數據的32Kb、8路徑組關聯、物理尋址的高速緩存，并有獨立的指令、數據內存管理單元；有著32位地址總線和64數據總線，對支持內存訪問和內存映射的I/O操作，提供單拍和突發(fā)數據的傳輸；并且可以由軟件進行控制在4種節(jié)能模式中進行切換，采用了先進的CMOS工藝，與TTL器件全面兼容。
　　對于處理器來說，運算單元是直接影響處理器性能高低的關鍵功能部件，而對于運算單元，乘法器又是其重要的組成部分。它是數字信號處理和邏輯運算的

3、核心，提高乘法器的性能對整個微處理器都有著至關重要的意義，因此對乘法器的研究與設計是十分必要的。
　　本文所研究的是32×32位的整數乘法器，采用的是改進的基為4的Booth編碼，分5個周期實現，每個周期對8位乘數進行編碼得到四個34位的部分積（最后一個周期只編碼一位生成最高位的部分積）。通過Booth編碼將部分積的數量減少了一半，大大的提升了運算速度。對于每個周期產生的四個34位部分積通過使用華萊士樹壓縮的方法，進行了4-2CS

4、A和3-2CSA兩次壓縮，得到一個40位的操作數。然后將40位操作數的低8位數據由專用的寄存器儲存，不再被返回相加。最后的加法運算得出的結果中高32位被保留在寄存器當中，等到下個時鐘周期開始，通過反饋電路，輸送到3-2CSA壓縮器與下個周期的低32位數相加，如此經過4個周期，就會得到64位的結果，這樣不但使得乘法器的運算加快，還節(jié)省了電路的面積。最終加法器采用的是超前進位加法器和選擇進位加法器混合的形式，40位操作數按每4位劃分為一個單